一回のスプリットで変数を一つだけ変える
疑われる修正をテストする際は、それぞれ一つのプロセスパラメータだけが異なる別々のウェハーロットを走らせる。そうすれば歩留まりの変化を、追跡不能な組み合わせではなく単一の原因にたどることができる。
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低高
専門分野によって大きく異なる。チップ設計エンジニアは一日の大半をソフトウェア上で過ごし、回路をレイアウトし、実際に製造される前にその挙動をシミュレーションする。プロセス・デバイスエンジニアは物理的なファブの現場に近く、シリコンウェハーに成膜・エッチング・パターニングを行う装置を調整し、ロットの歩留まりが落ちた原因を突き止める仕事をする。
電気工学・材料科学・物理学の学士号があれば、多くの新人向け設計・ファブ職には十分だ。先端プロセス開発や新しいデバイス構造、国立研究所での研究職といった研究色の強い職種では、通常修士号や博士号が求められる。約10ナノメートル以下になると関わる物理学が本当に難しくなるためだ。
一部のタスクはすでにそうなりつつある。AIツールはチップレイアウトの配置配線を助け、ウェハー画像の欠陥を分類し、検証テストの初稿を生成している。しかし数百万ドル規模のエッチング装置を物理的に調整すること、誰も見たことのない欠陥を診断すること、ファブ全体のウェハーロットが廃棄された際に責任を負うことは、依然としてモデルに任せるのがはるかに難しい。
国と専門分野によって大きく異なる。米国ではこの分野のエンジニアは通常六桁台後半の年収を得ており、経験を積むほど急激に上がる。実際に先端チップの大半を製造している台湾では、業界の世界的重要性に比して基本給が低いことで有名だが、世界的な人材不足の中で急速に上昇している。
ファブとはチップを製造する物理工場のことで、一つを所有・運営するには技術世代ごとに数百億ドルの費用がかかる。ファブレス企業――NvidiaやQualcommなど――はチップを設計するが、TSMCやSamsungといったファウンドリに製造を委託する。この分業は1987年に始まったモリス・チャンのファウンドリモデルによって広まった。
1987年に新竹で設立されたTSMCは、数十年にわたる製造ノウハウを蓄積し、競合他社が追いつくのに苦労するほどの地位を築いた。今では世界の最先端ロジックチップの大部分を製造している。この集中は時に台湾の『シリコンの盾』と呼ばれ、東アジアを超えた各国政府が台湾を戦略的に重要視する中心的な理由となっている。
半導体エンジニアリングは特殊な忍耐力を要求する分野だ。一つのプロセス変更が歩留まりの結果として現れるまで何週間もかかることがあり、チップが製造された後に見つかった一つの設計ミスが修正に数ヶ月と数百万ドルを要することもある。この分野で活躍するエンジニアは直感よりもデータを信頼し、あらゆる異常を物理的な原因までたどる価値があると考える傾向がある。
ファブや設計チームの中で受け継がれる職人技は、特定の道具そのものよりも、実際の物理的・財務的制約の下での規律に関わるものだ。実験一回がウェハーロット一つ分のコストになるときにどう変数を切り分けるか、単一の数字ではなく空間パターンをどう読むか、そして後戻りできない高価なテープアウトに踏み切るほど設計が十分に検証されているかをどう判断するか。
データシートやシミュレータが示す挙動だけでなく、特定の材料スタックの中を電子が実際にどう動くかを理解すること。
特定の装置、プロセス工程、または設計上の欠陥を示す空間的・統計的パターンをウェハーレベルのデータから読み取ること。
機能要件を、シミュレーション上だけでなく実際に製造後も動作するトランジスタ・ゲート・ブロックへと変換すること。
症状から推測するのではなく、故障したチップを物理的にプローブし、断面観察や画像解析を行い実際の根本原因を突き止めること。
コスト・スケジュール・リスクをめぐって優先順位が絶えず対立する設計・プロセス・パッケージング・テスト各チーム間を調整すること。
分野の片側では電子設計自動化ソフトウェア、もう片側では物理的なファブ装置や計測ツールを流暢に使いこなすこと。
夜勤担当から責任を引き継ぐ前に、夜間のウェハーロット、装置警報、統計的工程管理チャートを確認する。
担当するプロセス装置を物理的に検査し、仕様内で稼働していることを確認し、メンテナンスやドリフトが指摘された装置に対応する。
クリーンルームを出るには入室時と同じエアロックを通ってバニースーツを脱ぐ必要がある。この分野で数少ない本当に強制される休憩のひとつだ。
欠陥データ、電気テスト結果、断面画像を確認し、疑われる原因を切り分けるための次のスプリットロット実験を計画する。
設計エンジニア、装置ベンダーのフィールドエンジニア、品質チームと、プロセス変更、新規装置認定、製造性設計の問題について調整する。
多くのエンジニアにとって私的な時間と睡眠。ただしオンコール週は装置警報や歩留まり異常が夜間にファブへの呼び出しを引き起こすことがある。
現場で実際に伝えられる技術知 — モチベーション文句ではない。
疑われる修正をテストする際は、それぞれ一つのプロセスパラメータだけが異なる別々のウェハーロットを走らせる。そうすれば歩留まりの変化を、追跡不能な組み合わせではなく単一の原因にたどることができる。
統計ソフトウェアは装置の実際の状態を遅れて表示したり誤って報告したりすることがある。経験豊富なエンジニアは画面だけを信頼せず、ロットの出荷を承認する前に装置とウェハーキャリアを物理的に確認する。
新しく製造されたチップの初回電源投入は、きれいに成功も失敗もしないことが多い。エンジニアはチップまたはモデルのどちらかが自動的に正しいと決めつけず、実際のテストポイントをプローブしシミュレーションと比較する。
初期データがウェハーロットの異常を示唆する場合、埋没費用の考え方に引きずられてさらに高価な数工程を経させるより、直ちに廃棄する方が通常は安上がりだ。
先端ノード向けのフォトマスクセットは数百万ドルかかり、製造に数週間を要する。そのため設計チームは、後で間違いを直すのではなく、テープアウト前に徹底的にレイアウトを検証する。
単一の歩留まり率は、特定の装置やプロセス工程を示す空間パターン――端の効果、ウェハー中心付近のホットスポット――を隠している。エンジニアは仮説を立てる前に故障箇所を可視化する。
Cadence VirtuosoやSynopsysのツールなど、シリコンが製造される前にチップの回路をレイアウト・シミュレーション・検証するためのソフトウェア。
ウェハー上の感光層に回路パターンを投影する機械。最先端版はほぼASMLのみが製造しており、極端紫外線を使用する。
光学顕微鏡では到底届かない分解能で、欠陥検査、フィーチャーサイズ測定、チップの断面観察に使われる。
パッケージング前にウェハー上のすべてのダイを電気的にプローブし、動作するチップと不良品を選別するパラメトリックテスター。
ファブ全体にわたる数千のプロセスパラメータをリアルタイムで追跡し、逸脱を検知して歩留まり結果と相関させるプラットフォーム。
単一の不良チップを全体像として扱い、そのロット全体にわたる不良が実際の根本原因を示す空間的・統計的パターンに従っているかを確認しないこと。
制御されたスプリットロットで先に試すことなく、直感でファブ全体にプロセス変更を展開し、一枚あたりすでに数千ドルするウェハー群にわたる高価で広範な歩留まり異常のリスクを冒すこと。
実世界の温度・電圧コーナー全体での挙動を十分検証せずにテープアウトへ送ること。製造後に見つかったバグは、シミュレーションの一日ではなく、修正に数ヶ月と数百万ドルを要しかねない。
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